Vis enkel innførsel

dc.contributor.advisorOlavsbråten, Morten
dc.contributor.advisorHenninen, Svein
dc.contributor.advisorVelezmoro, Carolina
dc.contributor.authorAl-Omari, Ghassan
dc.date.accessioned2020-07-14T16:03:09Z
dc.date.available2020-07-14T16:03:09Z
dc.date.issued2020
dc.identifier.urihttps://hdl.handle.net/11250/2664062
dc.description.abstractI denne masteroppgaven er hovedmålet å måle tiden mellom stigende flanker av to separate signaler. Det ble foreslått å bruke en såkalt ”Vernier Delay Line” (VDL), men problemet med dem er at nøyaktigheten er inkonsekvent på grunn av produksjonsvariasjoner. Derfor er det motivasjon til å prøve ut andre løsninger for å måle tidsforskjell. Det blir utviklet et krav til nøyaktigheten av målingen, som brukes som veiledning til den foreslåtte løsningen. Selvom det er utenfor omfanget av oppgaven kan kalibrering av forsinkelseslinjen eller andre løsninger øke nøyaktigheten ytterligere. Den valgte løsningen trenger kun å produsere en ”unsigned logic” på utgangen for å representere tidsforskjellen mellom de to inngangsignalene. Denne masteroppgaven er ikke en fortsettelse av en prosjektoppgave utført semesteret før, og den ble fullført på normert tid. Oppgaven tar for seg en TDC arkitektur som bruker flere VDLer i parallell for å måle tidsforskjell. TDC arkitekturen oversetter ”thermometer”-kode til binærkode uten å bruke konvensjonelle enkodere. I oppgaven brukes både digitale og analoge designmetoder. De analoge designene er implementert med 28nm FDSOI CMOS teknologi, og de digitale designene er implementert ved hjelp av SystemVerilog. Den foreslåtte TDC arkitekturen er en 6-bits monotonisk TDC med 4.62 lineære bits. TDCen sampler i en hastighet av 110 MS/s over et dynamisk område av 630ps. Prosess og ”mismatch” variasjoner er ekstrahert fra det analoge designet, og ikke-lineæriteter er ekstrahert fra det digitale designet. Den foreslåtte arkitekturen har en DNL av +1.4/-1.0 og INL av +1.6/-1.0 som viser fordelen av å bruke parallelle forsinkelseslinjer. Arkitekturen forbruker 0.887 mW fra en 0.9V spenningskilde, og opptar 0.0039 mm2. Resultatene i denne oppgaven er fra målinger tatt fra et ”pre-layout” design.
dc.description.abstractA TDC architecture that uses a multiple VDLs operating in parallel to measure time is discussed in this thesis. The TDC converts the thermometer code to a binary code without using conventional encoders. The thesis took advantage of both analog and digital workspaces, the analog workspace is implemented using 28nm FDSOI CMOS technology, while the digital workspace is implemented in SystemVerilog. The proposed TDC is 6 bits monotonic TDC, with 4.62 linear bits. The TDC samples at a rate of 110MS/s over 630ps dynamic range. Process and mismatch variation are extracted from the analog workspace, while nonlinearities are extracted from the digital workspace. The proposed TDC has a DNL of +1.4/-1.0 and INL of +1.6/-1.0, which shows the benefit of using parallel delay lines. The TDC consumes a 0.877 mW from a 0.9V voltage supply and occupies a 0.0039 mm2. The results in this thesis are reported from pre-layout measurements.
dc.languageeng
dc.publisherNTNU
dc.titleInvestigation of High Accuracy Mixed-Signal Time-to-Digital Converter
dc.typeMaster thesis


Tilhørende fil(er)

Thumbnail

Denne innførselen finnes i følgende samling(er)

Vis enkel innførsel