Investigation of High Accuracy Mixed-Signal Time-to-Digital Converter
Master thesis
Permanent lenke
https://hdl.handle.net/11250/2664062Utgivelsesdato
2020Metadata
Vis full innførselSamlinger
Sammendrag
I denne masteroppgaven er hovedmålet å måle tiden mellom stigende flanker av to separatesignaler. Det ble foreslått å bruke en såkalt ”Vernier Delay Line” (VDL), men problemet meddem er at nøyaktigheten er inkonsekvent på grunn av produksjonsvariasjoner. Derfor er detmotivasjon til å prøve ut andre løsninger for å måle tidsforskjell. Det blir utviklet et krav tilnøyaktigheten av målingen, som brukes som veiledning til den foreslåtte løsningen. Selvomdet er utenfor omfanget av oppgaven kan kalibrering av forsinkelseslinjen eller andre løsningerøke nøyaktigheten ytterligere. Den valgte løsningen trenger kun å produsere en ”unsignedlogic” på utgangen for å representere tidsforskjellen mellom de to inngangsignalene. Dennemasteroppgaven er ikke en fortsettelse av en prosjektoppgave utført semesteret før, og den blefullført på normert tid.
Oppgaven tar for seg en TDC arkitektur som bruker flere VDLer i parallell for å måle tidsforskjell.TDC arkitekturen oversetter ”thermometer”-kode til binærkode uten å bruke konvensjonelleenkodere. I oppgaven brukes både digitale og analoge designmetoder. De analoge designene erimplementert med 28nm FDSOI CMOS teknologi, og de digitale designene er implementert vedhjelp av SystemVerilog.
Den foreslåtte TDC arkitekturen er en 6-bits monotonisk TDC med 4.62 lineære bits. TDCensampler i en hastighet av 110 MS/s over et dynamisk område av 630ps. Prosess og ”mismatch”variasjoner er ekstrahert fra det analoge designet, og ikke-lineæriteter er ekstrahert fra detdigitale designet. Den foreslåtte arkitekturen har en DNL av +1.4/-1.0 og INL av +1.6/-1.0 somviser fordelen av å bruke parallelle forsinkelseslinjer. Arkitekturen forbruker 0.887 mW fra en0.9V spenningskilde, og opptar 0.0039 mm2. Resultatene i denne oppgaven er fra målinger tattfra et ”pre-layout” design. A TDC architecture that uses a multiple VDLs operating in parallel to measure time isdiscussed in this thesis. The TDC converts the thermometer code to a binary code without usingconventional encoders. The thesis took advantage of both analog and digital workspaces, theanalog workspace is implemented using 28nm FDSOI CMOS technology, while the digitalworkspace is implemented in SystemVerilog.
The proposed TDC is 6 bits monotonic TDC, with 4.62 linear bits. The TDC samples at a rateof 110MS/s over 630ps dynamic range. Process and mismatch variation are extracted from theanalog workspace, while nonlinearities are extracted from the digital workspace. The proposedTDC has a DNL of +1.4/-1.0 and INL of +1.6/-1.0, which shows the benefit of using paralleldelay lines. The TDC consumes a 0.877 mW from a 0.9V voltage supply and occupies a 0.0039mm2. The results in this thesis are reported from pre-layout measurements.