On-Chip Ultra-Wide Global Interconnect Buses using Wave-Pipeline SERDES

Abstract

Det har lenge vært en trend med minkende størrelse på prosess teknologi. Men når teknologien blir mindre, øker kompleksiteten og størrelsen på chipene. Klokkefrekvensen har ikke økt med samme tempo. Istedenfor har fokuset vært på multi-kjerne systemer, og parallellisering. Disse to faktorene kombinert har ført til en bottleneck i interconnectene. Denne bottlenecken har lenge blitt løst ved å øke bredden på de parallelle bussene. For chiper med brede parallelle busser, som GPUer, har dette ført til at ledningsstiene på chipen kommer i konflikt med hverandre. Videre fører dette til høyere strømforbruk, og areal brukt på chipen.

Denne masteroppgaven prøver å løse disse problemene ved å redusere antallet ledningsstier på chipen. Dette kan gjøres ved bruk av wave-pipeline prinsipper, og serialisering-deserialiseringskretser (SerDes). På grunn av økt størrelse på kretsene ved bruk av SerDes er det forventet at strømforbruket vil gå noe opp. Spørsmålet er hvor mye, og er det akseptabelt for low-power og batteridrevne chiper.

En løsning som kan redusere antall ledninger med fem til en blir presentert. I tillegg holder løsningen samme ytelse som en parallell løsning. En enkel strømanalyse, som ikke tok ledningene på bussen med i beregningene, ble gjennomført. Denne strømanalysen viste en økning på 3.95 ganger i strømforbruk. Det er forventet at en reduksjon av ledninger vil gi en reduksjon i strømforbruk for løsningen, sammenlignet med en parallell løsning. I tillegg har løsningen en reduksjon i antall ledninger på omtrent 50%, og en reduksjon i rutelengde på 17.94%.

There has been a trend of decreasing scaling of process technology for a long time. As technology size decreases, the complexity increases, and the size of chips become bigger. The clock frequency has not increased at the same rate. Instead, the focus has been on multi-core systems and parallelism. These two factors combined have led to a bottleneck in interconnects. The solution to this bottleneck has for a long time been to increase the width of parallel buses. This solution has led to severe routing congestion for chips of extreme parallelism, such as GPUs. Routing congestion leads to higher power consumption and increased area usage.

This thesis explores the possibility of solving this routing congestion problem by reducing the lines on the bus. This is done by researching the wave-pipelining scheme and serializer-deserializer (SerDes) solutions. It is expected that a SerDes solution, with the extra logic needed to implement such a solution, will increase power consumption. The question is by how much, and if it is an acceptable amount for low-power and battery-powered chips compared to the area saved by utilizing such a solution.

The thesis presents a solution capable of a five-to-one reduction of data lines on the bus while keeping the same throughput as a parallel solution. A simple power analysis was conducted on the proposed solution and a parallel solution, which did not include power consumption from the lines on the bus. This power analysis showed an increase of 3.95 times in power consumption for the proposed solution compared to a parallel solution. However, it is expected that a reduction in the number of lines will have a positive impact on power consumption for the proposed solution. The proposed solution shows a reduction of lines on the bus by approximately 50%. Additionally, there is a 17.94% reduction in routing length.