Ultra Low Power Frequency Synthesizer

Abstract

En strøm- og jitter FOM state of art integer-N all digital faselåst loop (ADPLL) frekvenssynteser implementert i en kommersielt tilgjengelig 22nm FD-SOI-prosess blir presentert i denne artikkelen. Oppnådd var et strømforbruk på 95 μW med 12 oscillatorfaser ved 816 MHz, et jitter FOM på -225 dB og et aktivt område på 0,00365 mm^2. Dette ble oppnådd gjennom vekt på kraftreduserende arkitektoniske valg for anvendelse på WUR-er (wake up receivers), ved bruk av lav kompleksitet, skjevhet og referansefrie kretsløp. Inkludert er en ny, pseudodifferensiell spenningsstyrt ringoscillator som bruker FD-SOI-bakgater for å implementere både frekvensjustering og differensialatferd. Denne spenningsstyrte oscillatoren oppnår høyfrekvensjusteringsforsterkningslinearitet med inngangsområde for skinne til skinne, mens den ikke bruker noen statisk strømforsyning. Den foreslåtte oscillatoren muliggjør 2.448 GHz IQ-prøvetaking gjennom oversampling ved 1/3 subharmonien (816 MHz). Kapasitive DAC-er brukes til å gi oscillatoren digital kontroll med minimum effektuttrekking. En lav-kompleksitets bang-bangfasedetektor (BBPD) og et helt digitalt proporsjonalt-integrert (PI) løkkefilter med delingsfri drift implementerer de gjenværende delene av PLL. Videre introduseres en matematisk modell angående den nye oscillatoren, en teori for fasestøyoptimalisering presenteres for PI-loop-filter-design i BBPD-PLL-er, og teori om bestemmelse av DAC-oppløsning er også skissert. Til slutt etableres en teoretisk grense for oppnåelig PLL FOM-jitter i den foreslåtte designen.

A power and jitter FOM state of art integer-N all digital phase locked loop (ADPLL) frequency synthesizer implemented in a commercially available 22nm FD-SOI process is presented in this paper. Achieved was a power consumption of 95 μW with 12 oscillator phases at 816 MHz, a jitter FOM of -225 dB, and an active area of 0.00365 mm^2. This was obtained through an emphasis on power reducing architectural choices for application to low duty cycle wake up receivers (WUR), utilizing low complexity, bias and reference-free circuits. Included is a novel, pseudo-differential voltage controlled ring oscillator using FD-SOI backgates to implement both frequency tuning and differential behavior. This voltage controlled oscillator achieves high frequency tuning gain linearity with rail-to-rail input range, while using no static current biasing. The proposed oscillator enables 2.448 GHz IQ sampling through oversampling at the 1/3 subharmonic (816 MHz). Capacitive DACs are used to provide digital control to the oscillator with minimum power draw. A low complexity band-bang phase detector (BBPD) and an all digital proportional-integral (PI) loop filter with divider-free operation implement the remaining portions of the PLL. Furthermore, a mathematical model regarding the novel oscillator is introduced, a phase noise optimization theory is presented for PI loop-filter design in BBPD-PLLs, and theory regarding DAC resolution determination is also outlined. Finally, a theoretical limit for achievable PLL FOM jitter in the proposed design is established.