Feilsimulering og ekvivalens-sjekking med FPGA og innebygd stimuligenerering

Abstract

Denne oppgaven omhandler en ekvivalentkomparator for to kretser lagret på en FPGA. En automatisk mønstergenerator påtrykker testvektorer på inngangen av kretsene, og ekvivalensen bestemmes av en analyse av utgangsverdiene i en komparator. Både Cellular Automata og LFSR ble benyttet som testmønstergenerator. Komparatoren består av XOR-porter som detekterer avvik, og resultatet komprimeres av OR-porter koblet sammen som et tre. For å kunne utnytte den høye klokkehastigheten fra FPGA oscillatoren, lagres både ekvivalentsjekkapplikasjonen og de to kretsene under test på minneområdet integrert på FPGA kortet. Et problem med feil- og ekvivalenttesting basert på automatisk testmønster, er den varierende dekningsgraden de oppnår mot feilmodeller i kretsen under test. For å kunne måle dekningsgraden av det genererte testmønsteret, injiseres kontrollpunkt, som låser ett eller flere punkt til logisk 0 eller 1. Ved å kjøre ekvivalentsjekk på en krets med injiserte feil, kan testmønstergeneratorens dekningsgrad måles, for den aktuelle kretsen. Hvis et tilstrekkelig antall feil injiseres, kan feildekningsgraden beregnes med et avvik på kun 2-3%. For å utføre målet av oppgaven, ble feildekningsgraden av applikasjonen målt på forskjellige ISCAS'89 benchmark kretser, hvor låst-til feil ble injisert ved hjelp av et skiftregister. For å låse forskjellige linjer i kretsen, ble alle vippene utvidet slik at de hadde en ekstra inngangspinne. Vippeutgangen låses til en bestemt boolsk verdi, når signalet på pinnen tilsvarer logisk 1. Hvis signalet er lavt, fungerer vippen som normalt. Simulering av applikasjonen ble gjennomført på et Xilinx Virtex-II kort.