Optimization of CBADC Digital Estimation Filter for RISC-V Implementations

Abstract

Kontrollbegrenset analog-til-digital (A/D) omforming har vokst frem som en lovende omformingsmetode som tillater færre begrensninger på de analoge og digital kretsarkitekturene. Derimot er et digitalt etterprossesseringssteg nødvendig. I denne avhandlingen vil vi undersøke hvordan det digitale estimeringsfilteret til en kontrollbegrenset A/D omformer (CBADC) kan bli implementert som en aksellerator tilkoblet en 32-bit RISC-V prosessor (CPU). Implementasjonen er en fasttallsenhet laget for et system med et enkeltinngangssignal.

Ettersom det digitale esimeringsfilteret for CBADCen ikke er grundig undersøkt, har vi funnet konfigurasjonene av filterlengde, antall fasttallbits, oversamplingsrate som er nødvendig for hvert antall analoge tilstander for å nå ønsket signal-støy forhold (SNR) på 70 dB.

Den utviklede akselleratoren benytter en avgrenset impulsrespons (FIR) filter algoritme med rekursjoner remover og bakover for å regne ut estimatene. Akselleratoren paralelliserer oppgaven for å nå målet om en samplingfrekvens på 20 MHz. De mest energieffektive konfigurasjonene viser seg å være de med lavest antall analoge tilstander siden disse også har de korteste filterlengdene. Dette kompenserer for de høye oversamplingsratene de trenger.

For å redusere effektforbruket har flere variasjoner av akselleratoren, med mål om å optimalisere kretsen, blitt implementert. Arealet og effektforbruket til referanseversjonen av akselleratoren med fire analoge tilstander er estimert til å være 170 255 µm^2 og 11.70 mW. Ved å redusere bitbredden for koeffisientregistre og samsvarende logiske enhter der større bitbredde er unødvendig, kan effektforbruket reduseres med opptil 27.4% og arealet reduseres med opptil 30.7%, til 125 300 µm^2 og 9.17 mW. Ved å implementere oppslagstabeller (LUTer) muliggjør en reduksjon av effektforbruket på opptil 40.1% på bekostning av en økning av areal på opptil 61.9%, til 279 102 µm^2 og 7.44 mW. Blant variasjonene av LUT-implementasjoner, ble en to-inngangs LUT funnet mest effektsparende. En kommersielt tilgjengelig 28 nm CMOS teknologi er brukt i simuleringene.

Control-bounded analog-to-digital (A/D) conversion has emerged as a promising conversion method allowing less constrained analog and digital circuit architectures. However, a digital post-processing step is needed. In this thesis, we investigate how the digital estimation filter of the control-bounded A/D converter (CBADC) can be implemented as an accelerator complementing a 32-bit RISC-V Central Processing Unit (CPU). The implementation is a fixed-point unit made for a single input system.

As the digital estimation filter for the CBADC is not thoroughly investigated, we find what configurations of filter length, the number of fixed-point bits, and oversampling ratio are needed for each number of analog states to reach the desired signal-to-noise ratio (SNR) of 70 dB.

The developed accelerator employs a finite impulse response (FIR) filter algorithm with lookback and lookahead recursion to calculate the estimates. The accelerator parallelizes and pipelines the task to achieve the target sampling frequency of 20 MHz. The most energy-efficient configurations are the ones with the lowest number of analog states, as they also have the shortest filter lengths. This compensates for the higher oversampling ratio they need.

To reduce power consumption, multiple variations of the accelerator, aiming to optimize the circuitry, is implemented. The area and power consumption of the reference version of the accelerator with four analog states is estimated to be 170 255 µm^2 and 11.70 mW. By reducing bit widths of coefficient registers and corresponding logic units where larger bit widths are unnecessary, the power consumption can be reduced by up to 27.4%, and area reduced up to 30.7%, to 125 300 µm^2 and 9.17 mW. The implementation of lookup tables (LUTs) enables a power reduction of up to 40.1% at the expense of an area increase of up to 61.9%, thus 279 102 µm^2 and 7.44 mW. Among the variations of LUT implementations, the two-input LUT proves to be the most power efficient. A commercially available 28 nm CMOS technology is used for all the simulations.