Design of SRAM for Sub-100mV Operation Using 22 nm FD-SOI

Abstract

Energihøsting er en lovende løsning for tingenes internett (IoT), siden dette fjerner behovet for hyppig bytting av batterier. Mange energihøstingsmetoder strever med å lage høye forsyningsspenninger, og dette er et problem for minnekretsene på chipen siden disse ofte er flyktige og derfor er avhengig av et stabilt høyt spenningsnivå til enhver tid for å klare å holde på informasjonen som er lagret. For å kunne benytte energihøsting er man derfor avhengig av å designe minnekretser som fungerer på ultralave spenningsnivåer.

Målet med denne masteroppgaven har vært å bruke en 22 nm FD-SOI (Fully Depleted Silicon On Insulator) transistorteknologi til å lage en statisk RAM (SRAM, Static Random Access Memory) for bruk ved spenninger under 100 mV, og å studere hvordan prosessvariasjoner og lokale transistorvariasjoner påvirker hva den minste mulige spenningsforsyningen for minnekretsen er. For å få til dette må man designe og studere alle delkretser i minnet nøye, og det har derfor utgjort en stor del av dette prosjektet. Siden målet har vært å minimerere forsyningsspenningen har dette blitt gjort selv når det medfører økt chip-areal og/eller en økning i effektforbruk sammenlignet med andre SRAMer. SRAMen ble designet for å kunne fungere ved temperaturer fra 0°C til 50°C, siden dette gjør at den kan brukes i de fleste innendørs applikasjoner så vel som i medisinske applikasjoner.

Fysiske utlegg har blitt laget for en 4Byte SRAM, en 16Byte SRAM, og en 64Byte SRAM, og for alle SRAMens delkretser, for å kunne generere mer pålitelige og nøyaktige simuleringsresultater. De tre SRAM-utleggene krevde alle en forsyningsspenning på minimum 85 mV for å fungere for alle prossess- og temperaturvariasjonene som ble testet. Alle simuleringer som ble gjort etter å ha lagt utlegg viste at kretsene fungerte dårligst i SF-hjørnet, og det ble konkludert med at en bedre balansering av styrken til PMOS og NMOS transistorene vil føre til en betydelig forbedring i dette hjørnet. Dette kan gjøres ved å endre litt på strategien for å bestemme transistorstørrelser og ved å bytte fra å bruke flettede (merged) transistorer til å bruke uflettede (non-merged) transistorer i utlegget.

Monte Carlo simuleringer av lokale transistorvariasjoner ble kjørt for både 4B SRAMen og 16B SRAMen, og det ble observert at disse hadde gode yield etter utlegg for en forsyningsspenning på 80 mV med yield_{4BSRAM,80mV}=97% og yield_{16BSRAM,80mV}=97.6%. Den gode ytelsen observert for SRAMens delkretser tyder på at yielden vil forbli høy også for større SRAMer.

Energy harvesting is a promising solution for Internet of Things (IoT) devices, as this removes the need for frequent changes of batteries. Many energy harvesting solutions struggle to supply a high voltage, and this provides a problem for on-chip memory which is often volatile and therefore requires a reliable power supply at all times. On-chip memory must therefore be designed to work at ultra low supply voltages.

The objective of this master's thesis has been to use a 22 nm FD-SOI (Fully Depleted Silicon On Insulator) transistor technology to create a custom Static Random Access Memory (SRAM) for sub-100mV operation and to study how the minimum supply voltage is affected by process variation and transistor mismatch. To achieve this one must also carefully design and study the SRAM's subcircuits, and this has therefore been a major part of this project. As minimising the supply voltage has been the aim, this has been done even when it is at the cost of higher power consumption and/or an increased chip area compared to SRAM circuits operating at higher supply voltages. The SRAM was designed to operate at temperatures in the range 0°C to 50°C, as this would allow it to be used in most indoor applications as well as in medical applications.

Physical layouts were created for a 4B SRAM, 16B SRAM, and a 64B SRAM, as well as for all the SRAM's subcircuits, to get more reliable and accurate simulation results. The three SRAM layouts were found to operate at a minimum supply voltage of 85 mV when process and temperature variations were considered. The SF corner had the worst post layout performance for all circuits, and it was concluded that better balancing of the PMOS and NMOS transistors would improve the performance in this corner considerably. This improvement can be done by changing the transistor sizing strategy slightly as well as switching from merged to non-merged transistors in the layout.

Monte Carlo simulations of transistor mismatch were run on the 4B SRAM and the 16B SRAM, and good post layout yields were achieved for a supply voltage of 80 mV with yield_{4BSRAM,80mV}=97% and yield_{16BSRAM,80mV}=97.6%. The performance of the SRAM's subcircuits indicate that the yield will remain high for larger SRAM circuits as well.