Reference generator for a sub-nW 9-bit 1kSample/s asynchronous SAR-ADC in 22nm UTBB FDSOI

Abstract

Denne rapporten presenterer implementasjonen, samt simuleringsresultater til en referansegenerator for en sub-nW 9-bit 1kSample/s asynkron SAR-ADC i 22nm UTBB FDSOI. Rapporten bygger på arbeidet i spesialiseringsprosjektet, hvor en sub-nW båndgapsreferanse ble designet og testet i den samme prosessteknologien [1]. To referansespenninger på 0.2 V og 0.4 V er generert, og de innehar en temperaturkoeffisient på henholdsvis 24.1 ppm/◦C og 11.8 ppm/◦C, hvor disse resultatene gjelder i det nominelle prosesshjørnet i skjemasimuleringer. SAR-ADC’en oppnår en Effective Number Of Bits (ENOB) på 8.91 bits, ved bruk av ideelle spenningskilder som referansespenninger til de kapasitive DAC’ene. Simuleringer av SAR-ADC’en i kombinasjon med referansegeneratoren som er implementert i denne rapporten, viser en ENOB på 8.73 bits i det nominelle prosesshjørnet, hvor utleggsparasitter, ekstrahert fra et manuelt opprettet utlegg er inkludert. Designet sliter i visse prosesshjørner, så vel som i mismatch simuleringer, noe som resulterer i en alvorlig degradering i ENOB på utgangssignalet til SAR-ADC’en. Utgangsreferert støy på utgangene til referansegeneratoren, integrert over et område fra 1 Hz til 20 kHz (to ganger den interne klokkefrekvensen til SAR-ADC’en), holdes lavt til rundt 100 μV i begge referansespenningene. Attenueringen av variasjoner i forsyningsspenningene ved klokkefrekvensen på 20 kHz (målt i PSRR), holdes lavt til under -40 dB over alle prosesshjørnene i utleggssimuleringer, men denne attenueringen er kun -20 dB ved DC i verste tilfelle. Dette er på grunn av degradering i forsterkningen i forsterkerne som blir anvendt i utgangsbufferne. Det totale effektforbruket til referansegeneratoren er 241 nW i det nominelle prosesshjørnet (skjemasimuleringer).

This thesis presents the implementation and simulation results of a reference generator circuit for a sub-nW 9-bit 1kSample/s asynchronous SAR-ADC in 22nm UTBB FDSOI. The work in this thesis is a continuation of the work presented in the specialization project, where a sub-nW bandgap reference was designed and tested using the same design kit [1]. Two reference voltages of 0.2 V and 0.4 V are generated, and they inherit a temperature coefficient (TC) of 24.1 ppm/◦C and 11.8 ppm/◦C respectively, in nominal corner conditions during schematic simulations. The SAR-ADC achieves an Effective Number Of Bits (ENOB) of 8.91 bits when utilizing ideal voltage sources as reference voltages for the capacitive DACs. Simulations of the SAR-ADC with the reference generator implemented in this thesis achieve an ENOB of 8.73 bits in nominal corner conditions, including parasitic capacitances, extracted from a manually created layout. The design struggles in certain process corners as well as in mismatch simulations, resulting in a severe degradation in the ENOB at the output signal of the SAR-ADC. Output-referred noise at the reference generator outputs, integrated over an interval of 1 Hz to 20 kHz (two times the internal clock frequency of the SAR-ADC), is kept low at around 100 μV, in both reference voltages. The power supply rejection at the clock frequency is kept below -40 dB across process corners in layout simulations, in both reference voltages, however, the supply rejection at DC is only -20 dB in worst-case conditions, due to gain-degradation in the OTAs used in the output buffers. The total power consumption of the reference generator in nominal corner conditions is 241 nW (schematic simulations).