dc.contributor.advisor | Ytterdal, Trond | |
dc.contributor.author | Dahle, Henrik Nøsen | |
dc.date.accessioned | 2021-10-20T17:26:56Z | |
dc.date.available | 2021-10-20T17:26:56Z | |
dc.date.issued | 2021 | |
dc.identifier | no.ntnu:inspera:77038608:39412345 | |
dc.identifier.uri | https://hdl.handle.net/11250/2824256 | |
dc.description | Full text not available | |
dc.description.abstract | Denne masteroppgaven presenterer designet og implementasjonen av en ultra-laveffekt 9-bit 1kS/s suksessiv-tilnærmingsregister (SAR) analog-til-digital omformer (ADC) i 45 nm CMOS og OSFET. Den foreslåtte ADC’en opererer med en spenning på 0.45V og simulering på skjemaet viste et strømforbruk på 969 pW i det verste hjørnet. Ultra-laveffekt er realisert med bruk av laveffekt CMOS transistorer med høy terskelspenning for å minimalisere effektlekkasje. Den digitale kretsen er optimalisert med CAAC-IGZO transistorer for å videre redusere effektlekkasje. En effektiv oppløsning på 8.4 bit er oppnådd, som resulterer i et godhetstall på 2.06 fJ/konverterings-steg. | |
dc.description.abstract | This master thesis presents the design and implementation of an ultra-low power 9-bit 1kS/s successive approximation register (SAR) analog-to-digital converter (ADC) in 45 nm CMOS and 60 nm OSFET. The proposed ADC operates with a supply voltage of 0.45V with a schematic power consumption of 697pW in the worst corner. Ultra-low power is achieved by using low power CMOS transistors with high threshold voltage to minimize the leakage power. The digital circuit is optimized with CAAC-IGZO transistors to further reduce the leakage power. An effective resolution of 8.4 bits is achieved, which results in a figure-of-merit of 2.06 fJ/conversion-step. | |
dc.language | eng | |
dc.publisher | NTNU | |
dc.title | Ultra-Low Power SAR-ADC in 60-nm C-Axis Aligned Crystalline Indium–Gallium–Zinc Oxide FET Integrated With 45-nm Si CMOS | |
dc.type | Master thesis | |