Recreating lab measurements as RTL stimulus

Abstract

Mesteparten av moderne IC verifikasjon utføres som RTL simuleringer. Imidlertid må de endelige verifikasjonstegene alltid gjennomføres på fysisk silisium. Hvis uventet oppførsel blir avdekket på dette stadiet, kan forståelse av problemet bli en utfordring. Forståelsen av problemet er begrenset av at alle interne signaler og tilstander i DUT ikke er tiljengelig. Bare de eksterne signalene kan måles. Ved å gjøre opptak av all stimulus som påtrykkes ICen, kan betingelsene som utløser problemet gjenskapes i RTL-simuleringene. Dette muliggjør en større forståelse av ICens indre mekanismer på det tidspunkt problemet oppstår.

Denne oppgaven undersøker måter å bistå designeren på i denne prosessen. Ved å utnytte at mesteparten av stimulus som påtrykkes DUT er en del av en kommunikasjonsprotokoll, kan fokus flyttes fra de individuelle signalene, til informasjonen som blir overført av disse signalene. Dekoding av signalene til et protokollnivå muliggjør gjenbruk av eksisterende testbenker. Det at informasjonen presenteres på et protokollnivå gjør også analyse av problemet enklere for designeren.

Forutsatt at en UVM testbenk for designet allerede eksisterer, kan arbeidsflyten som foreslås i denne oppgaven implementeres med begrenset innsats fra designeren. Waveform-filer tatt opp med en logikkanalysator dekodes med enkle python-skript som kontrollerer protokolldekodere fra åpen kildekode-prosjektet Sigrok. Eksempler presenteres på hvordan man tilpasser en eksisterende testbenk til å generere stimulans basert på dekodede Waveform-filer.

Most of modern IC design verification is conducted as RTL simulations. However, the final verification steps must be done on physical silicon. If unexpected behavior is found at this stage, understanding the problem can be a challenge. The understanding of the problem is limited by all the internal signals and states in the DUT being hidden. Only the external signals can be probed. By recording all the stimulus applied to the IC, the conditions triggering the issue can be recreated in the RTL simulations. This enables a greater understanding of the inner workings of the IC at the time the issue occurs.

This thesis investigates ways of assisting the designer in this process. By taking advantage of most stimulus applied to the DUT being part of a communication protocol, focus can be moved from the signals them self, to the information transmitted by the signals. Decoding the signals to a protocol level allows for reuse of existing testbenches. The information being presented at a protocol level also makes analysis of the problem simpler for the designer.

Assuming a UVM testbench for the design already exist, the workflow proposed in this thesis can be implemented with limited effort from the designer. Waveform files recorded with a logic analyzer are decoded with easy to configure python scripts controlling protocol decoders from the free/open source project Sigrok. Examples are presented on how to adapt an existing testbench to generate stimulus based on the decoded waveforms.