Development of Three-Phase Inverter for a Formula Student Race Car

Abstract

Denne oppgaven utforsker virkemåten til en 4x35 kW, 600 V vekselretter, sentrert rundt silisiumkarbid metall-oksid felt-effekt transistorer (SiC MOSFET). Vekselretteren inneholder fire kretskort, som hver kontrollerer sin egen intern permanent magnet synkron motor i en Formula Student racerbil.

Dobbel-puls tester ble utført for å evaluere bryteegenskapene og for å optimere størrelsen på gate motstandene. I tillegg ble død-tiden i kontrollsystemet stilt inn. Tapene til vekselretteren ble estimert fra både datablad og ved målinger. Videre ble likestrømstilkoblingen analysert for å finne ut hvor mye kapasitans som trengs. Valget av kapasitans ble validert gjennom spenningsrippel målinger.

Reduksjonen av induktans i gate driver kretsen på 0.98 nH senket brytetiden til vekselretteren med 37.6 ns sammenlignet med det forrige designet. Gate motstandene ble satt til 6.8 Ω. Dette gir raske brytehastigheter med en sikkerhetsmargin for at den ikke skal skru seg selv på parasittisk.

Redesignet i likestrømstilkobling resulterte i 4.6 µF mindre kapasitans, men reduserte strømsvingningene med 9.9 Apk-pk. Gjennom kalkulasjoner ble det funnet at systemet trengte 24.39 µF med kapasitans for å begrense spenningssvingningene til 15 %. Testen for å validere dette ble ikke utført ved det operasjonspunktet som gir mest svingninger, men erfaringer fra det forrige designet tilsier at 25.4 µF skal være tilstrekkelig for å begrense svingningene ved normal drift.

Død tiden ble stilt inn til 500 ns. Dette gir en tilstrekkelig sikkerhetsmargin for aktivering av Miller-klemmen, samtidig som kroppsdioden leder minimalt. Ved en operasjonstemperatur på 60◦C og en utgangsstrøm på 25 Arms, var de totale tapene til vekselretteren 484.4 W.

This thesis investigates the performance of a 4x35 kW, 600 V Voltage Source Inverter (VSI) centered around Silicon-Carbide Metal-Oxide-Semiconductor Field-Effect Transistors (SiC MOSFET) in a Formula Student electric race car.

Double-Pulse Tests (DPT) were conducted to evaluate the switching characteristic and to optimize gate resistance. Additionally, the dead time was tuned. The inverter losses were estimated from both datasheet values and measurements. Furthermore, a DC-link analysis was performed to calculate the capacitance required, followed by a voltage ripple test to validate the calculation.

The reduction of inductance in the gate driver circuit by 0.98 nH reduced the switching time of the inverter by 37.6 ns compared to the previous design. The gate resistance was set to 6.8 Ω, giving fast switching times with enough safety margin to prevent parasitic turn-on.

A redesigned DC-link capacitance lowered the DC-link capacitance by 4.6 µF, but reduced the current oscillations by 9.9 Apk-pk. Through calculations, the minimum capacitance needed for the system was found to be 24.39 µF to restrict the voltage ripple to 15 %. The DC-link validation test was not performed at the desired operating point. However, through experience from previous designs, 25.4 µF should be enough capacitance to restrict oscillations in normal use.

Dead time was tuned to 500 ns. This gives a suitable safety margin for the Miller clamp to activate while minimizing conduction through the body diode. At an operating temperature of 60 ◦C and an output current of 25 Arms, the total losses of the inverter were estimated to be 484.4 W.