Vis enkel innførsel

dc.contributor.advisorNilsen, Roy
dc.contributor.authorMoldskred, Anders
dc.date.accessioned2023-05-15T17:20:59Z
dc.date.available2023-05-15T17:20:59Z
dc.date.issued2020
dc.identifierno.ntnu:inspera:54193285:22113470
dc.identifier.urihttps://hdl.handle.net/11250/3068056
dc.description.abstractDenne oppgaven er del av et prosjekt på Institutt for elkraftteknikk ved NTNU for utvikling av en sanntids FPGA-basert emulator av en permanent-magnet synkronmotordrift som skal kjøres på NTNU Control Platform. Sanntids-emulering av motordrifts-systemer gjør det mulig å utvikle og teste det digitale kontrollsystemet uten å ha tilgang på en fysisk testrigg. Dette er med på å redusere kostnadene og utstyret som trengs for utvikling av kontrollsystemet for motordriften. De siste årene har fremskritt innen FPGA-teknologi og nye programvareverktøy for høy-nivå HDL-programmering gjort dette til et stadig mer populært og tilgjengelig utviklingsverktøy for motordrifter i industrien. I denne oppgaven har det blitt utviklet IP-kjerner for emulering av trefase og seksfase permanent-magnet synkronmotorer ved bruk av Xilinx System Generator for DSP. Disse IP-kjernene har deretter blitt testet ved simulering i Simulink. Simuleringsresultatene fra trefase og seksfase IP-kjernebaserte emulatorer sammenlignes med resultatene fra referansemodeller laget i Simulink med identiske parametere. Effektene av å endre den diskrete sampling-tiden til IP-kjernene og FPGA-klokkehastigheten på nøyaktigheten til simuleringene blir undersøkt. Resultatene fra simuleringene viser at trefase-modellen der IP-kjernene er implementert som motor og mekanisk last gir omtrent samme resultat som referansemodellen. I seksfase-modellen er det imidlertid en del oscilleringer i det elektriske dreiemomentet til IP-kjernemodellen som ikke er til stede i referansemodellen. Amplituden til oscilleringene reduseres ved å redusere den diskrete sampling-tiden på IP-kjernene. Å øke FPGA-klokkeperioden fra 10 ns til 100 ns, og dermed redusere klokkefrekvensen, ser også ut til å dempe oscilleringene noe. En analyse av egenverdiene til motormodellene viser at det diskrete systemet er stabilt, men kan være dårlig dempet. Ved å sammenligne frekvensen av oscilleringene med svingefrekvensen til egenverdiene ved forskjellige motorhastigheter er det funnet at de er ganske like, noe som styrker teorien om at oscilleringene oppstår som følge av egenverdiene i systemet. Ytterligere analyse av det komplette motordrifts-systemet, inkludert kontrollsløyfene, er nødvendig for å bestemme årsaken til svingningene i modellen som inneholder IP-kjernene.
dc.description.abstractThe thesis is part of a project at the Department of Electrical Power Engineering at NTNU to develop a real-time FPGA-based emulator of a permanent magnet motor drive running on the NTNU Programming Platform. Real-time emulation of motor drive systems allows for development and testing of digital drive control systems without requiring any hardware test setup, which reduces the cost and equipment needed for development. With advancements in FPGA technology and high-level synthesis tools for HDL programming, this is becoming an increasingly popular and accessible development tool for industrial motor drive control systems. In this thesis, IP cores for emulation of three-phase and six-phase permanent magnet synchronous motors are developed using Xilinx System Generator for DSP and tested in Simulink. The simulation results from the three-phase and six-phase IP core based emulators are compared to the outputs from continuous-time motor models in Simulink with identical parameters. The effects of changing the discrete sampling time of the IP cores and the FPGA clock speed on the accuracy of the simulation are examined. The results from the simulations show that the three-phase motor drive system model containing the discrete-time IP cores perform very similar to the continuous-time reference model. In the six-phase model however, there are some oscillations in the electrical torque of the IP core model which are not present in the reference model. The amplitude of the oscillations is reduced by reducing the discrete sampling time on the IP cores. Increasing the FPGA clock period from 10ns to 100ns, thereby reducing the clock frequency, also seem to dampen the oscillations somewhat. An analysis of the eigenvalues of the motor models show that the discrete system is stable, but may be poorly damped. Comparing the frequency of oscillations to the damped frequency of the eigenvalues at different motor speeds, it is found that they are similar, which indicates that the oscillations are linked to the eigenvalues. Further analysis of the complete drive system, including the control loops is needed to determine the cause of the oscillations in the model containing the IP cores.
dc.languageeng
dc.publisherNTNU
dc.titleFPGA-Based Real-Time Emulator of Permanent Magnet Synchronous Motor
dc.typeMaster thesis


Tilhørende fil(er)

Thumbnail

Denne innførselen finnes i følgende samling(er)

Vis enkel innførsel