Implementation and Evaluation of Data Filter Cache for a RISC-V processor

Abstract

Hovedmålet av det moderne prosessorutvikling er å forbedre energiforbruk. Minnesystemet, som er ansvarlig for en betydeling del av det totale energiforbruket er en naturlig kandidat for å anvende teknikker for energisparing. Som regel vurderer de fleste publikasjoner som foreslår nye teknikker til å forbedre mikroarkitektur sine forslag gjennom analytiske modeler og simuleringer på høy nivå, og ikke med fungerende maskinvare, da det er både dyrt og krevende å utvikle en slik implementasjon. Slik modellering kan gi nokså nøaktige anslag av viktige metrikker som hastighet og energiforbruk, men det forteller oss ikke om teknikkens gjennomførbarhet i det virkelige liv. Det å integrere en ny forbedring into en eksisterende prosessor kan vise seg å være vanskeligere enn det som kan forutsies fra konseptet. Integreringen kan også introdusere noe uforutsigbare kostnader som vil føre til lavere ytelsesmetrikker enn det som er forventet. Derfor er det viktig å teste nye teknikker i produksjonsklare prosessorer. Denne oppgaven beskriver vår implementasjon av Data Filter Cache (DFC), en teknikk for å forbedre både ytelse og energiforbruk i små prosessorer, for VexRiscv-kjerne, et produksjonsklar open-source implementasjon av RISC-V instruksuksjonsset. Vår implementasjon gir insikt om hvor praktisk det er å integrere DFC in et virkelig-liv mikroarkitektur. Blant annet har vi funnet at det å integere linjefylling inn i VexRiscv-kjernen. Implementasjonen vår med rask spekulativ addresseberegning og 8-sti lookup nådde et 18% treff på Dhrystone-benchmarken og kjørte med frekvens 78 MHz, da frekvensen på det originale kjernen var 94 Mhz, et reduksjon på 17%. Treff kunne ha vær 23% om linjefylling var implementert. Treff kunne også forbedres med å bruke det sanne addresset for lookup, men det reduserte frekvensen til 70 MHz.

Improving energy efficiency is the major goal of contemporary processor microarchitecture design. The memory subsystem, being responsible for a significant portion of total energy consumption, is a natural candidate for applying power consumption-improving techniques. Most publications on novel microarchitecture improvements, including those of memory hierar- chy, usually design and evaluate their proposals using analytic models and high-level simulations, rather than a functional hardware implementations, as such implementations can be quite expen- sive and labor-intensive. While such high-level modeling might give reasonably accurate estimates of metrics like speed and power consumption, it might not tell us all the truth about real-world feasibility. Integrating a new enhancement into an existing processor might turn out harder than anticipated from the concept of the enhancement alone. Integration might also introduce some unexpected cost, reducing metrics from what is predicted by models. Hence it is important to test newly proposed enhancements in real life, production-ready processors. This thesis describes our implementation of Data Filter Cache (DFC), a technique for improving performance and power consumption in low-power embedded processors, for the VexRiscv core, a production-ready open-source implementation of RISC-V ISA. Our implementation provides new insight into the practicability of integrating a DFC into a real-world microarchitecture. In particular, we found that line filling is not easily integrated into the VexRiscv pipeline. Our implementation using fast speculative address calculation and 8-way lookup achieved a hit rate of 18% on Dhrystone benchmark, while running at 78 MHz vs. 94 MHz for the unmodified core, a 17% reduction in frequency. This could have been improved to 23% with instant fill implementa- tion. Using full address calculation and 8-way lookup achieved 35% hit rate at the cost of further reducing frequency to 70 MHz.