Design of Schmitt Trigger Based SRAM Bitcell for Sub-100mV Operation in 90nm Technology

Abstract

Innenfor Internet of Things (IoT)-sensor noder er oppnåelse av ultralavt strømforbruk avgjørende for å muliggjøre kontinuerlig drift gjennom energihøsting. Denne oppgaven undersøker design og ytelse av CMOS Schmitt Trigger (ST) invertere, NAND2 porter og SRAM bitceller under lave forsyningsspenningsforhold, spesifikt under 100mV, for å adressere strømbegrensningene i IoT-applikasjoner.

Studien begynner med teoretiske innsikter som fremhever fordelene ved ST-topologi som opererer i subterskelområdet, med vekt på høyere på-til-av-strømforhold og forbedrede støymarginer.

Metodedelen oversetter teori til praktiske designbetraktninger, med vekt på viktigheten av å balansere styrken til pull-up og pull-down-nettverkene, velge HVT NMOS-typen og velge riktige transistorstørrelsesforhold for portene og SRAM bitcell-topologien.

Resultater fra Cadence Virtuoso GPDK 90nm-simuleringer viser den robuste ytelsen til de designede kretsene, som konsekvent møter det målrettede utbyttet for forsyningsspenninger som overstiger 60mV for portene og 70mV for SRAM bitcellene.

Videre utforsker studien støymarginene og stabiliteten til portene og SRAM bitcellene over ulike forsyningsspenninger, temperaturer, transistoravvik og prosesshjørner. Det observeres at temperaturvariasjoner generelt reduserer støymarginene, og det er en betydelig reduksjon i støymarginen i SF-hjørnet.

Når det gjelder SRAM bitceller, sammenligner forskningen 14-transistor og 12-transistor konfigurasjoner, og viser at 12-transistor designen kan oppnå sammenlignbare statiske støymarginer (SNM) for skrive-, lese- og holdetilstander til tross for reduksjonen i antall transistorer. Denne funn antyder at 12-transistor bitcellen er et levedyktig alternativ for lavspenning, lavstrømsapplikasjoner.

Samlet sett bidrar denne oppgaven til forståelsen av lavspennings CMOS-kretsoppførsel, og gir praktiske designretningslinjer for å forbedre stabilitet og robusthet gjennom økte støymarginer. 12-transistor SRAM bitcelle-designet understreker potensialet for å redusere transistorantallet uten å ofre ytelsen, og tilbyr dermed en vei til mer effektive IoT-enheter.

Dette arbeidet legger et grunnlag for fremtidig forskning rettet mot ytterligere optimalisering av lavstrøms CMOS-design og integrering av disse i komplekse systemer for energieffektive IoT-applikasjoner.

In the realm of Internet of Things (IoT) sensor nodes, achieving ultra-low power consumption is crucial for enabling continuous operation through energy harvesting. This thesis investigates the design and performance of CMOS Schmitt Trigger (ST) inverters, NAND2 gates, and SRAM bitcells under low supply voltage conditions, specifically below 100mV, to address the power constraints in IoT applications.

The study begins with theoretical insights that highlight the advantages of ST topology operating in the subthreshold region, emphasizing higher on-to-off current ratios and improved noise margins.

The method section translates theory into practical design considerations, emphasizing the importance of balancing pull-up and pull-down network strengths, choosing the HVT NMOS type, and selecting proper transistor size ratios for the gates and SRAM bitcell topology.

Results from Cadence Virtuoso GPDK 90nm simulations demonstrate the robust performance of the designed circuits, consistently meeting the targeted yield for supply voltages exceeding 60mV for the gates and 70mV for the SRAM bitcells.

Furthermore, the study explores the noise margins and stability of gates and SRAM bitcells across various supply voltages, temperatures, transistor mismatches, and process corners. It is observed that temperature variations generally reduce noise margins, and there is a significant decrement in noise margin in the SF corner.

Regarding SRAM bitcells, the research compares 14-transistor and 12-transistor configurations, demonstrating that the 12-transistor design can achieve comparable static noise margins (SNM) for Write, Read, and Hold states despite the reduction in transistor count. This finding suggests that the 12-transistor bitcell is a viable alternative for low-voltage, low-power applications.

Overall, this thesis contributes to the understanding of low-voltage CMOS circuit behavior, providing practical design guidelines for enhancing stability and robustness through increased noise margins. The 12-transistor SRAM bitcell design underscores the potential for reducing transistor count without sacrificing performance, thereby offering a pathway to more efficient IoT devices.

This work lays a foundation for future research aimed at further optimizing low-power CMOS designs and integrating them into complex systems for energy-efficient IoT applications.