A Sub-100mV Supply Voltage Standard-Cell Based Memory in 22nm FD-SOI

Abstract

Ønsket om reduksjon i strømforbruk har motivert design av integrerte kretser som opererer i sub-terskel domenet. Kretser som opererer ved sub-terskel forsyningsspenninger trenger robuste arkitekturer og teknikker, som tåler effekter som er mer merkbare i sub-terskel-domenet. Effekter som en økt følsomhet for prosessvariasjoner og redusert on-to-off strøm-ratio som kan påvirke krets-funksjonaliteten negativt. Mange applikasjoner som energihøsting i mm-skala noder og biomedisinsk utstyr ønsker pålitelige og effektive integrerte kretser som har så lav forsyningsspenning som mulig. For tiden må ladepumper/spenningsomformere, som har dårlig effektivitet, brukes for å konvertere utgangsspenningen til en energihøster til et høyere spennings-nivå som resten av kretsen bruker. Denne kostbare konverteringen kan reduseres eller unngås hvis resten av kretsen bruker så lav forsyningsspenning som mulig. Minne brukes ofte i komplekse digitale kretser som mm-skala noder og biomedisinske implantater. Minne okkuperer som regel en stor mengde kretsareal, og er dermed en komponent hvor store strømbesparelser kan oppnås hvis minne er designet for ultralav forsyningsspenning. I denne oppgaven er nettop et slikt minne designet for drift ved sub-100mV forsyningsspenning. Hvor robuste teknikker brukes på transistor til gate -arkitektur abstraksjonsnivå i minnet. Flere klassiske statiske logiske porter er sammenlignet når det gjelder kraft, ytelse, samt layout-område, mot såkalte Schmitt Trigger-strukturer som har vist seg å fungere ved svært lave forsyningsspenninger. Fra standard-celler (NAND, NOR og NOT -logiske porter) er det konstruert et enkelt standard-celle basert minne (SCM) som inkluderer strukturer som multipleksere, dekodere, pre-dekodere, klokkeporter og data-flip-flops(DFF). Det konstruerte minnet blir deretter simulert og modellert for å verifisere funksjonell utbytte/yield for en forsyningsspenning på 87 mV. Den komplette SCM som er 1024-bit i størrelse, med 128 forskjellige adresser, som lagrer 8-biter med data på hver adresse, viser god funksjonell chip yield, med nedre grense for yield over 90%. Dette inkluderer en maksimal redundans på 4. Drift frekvensen er 150Hz, med et gjennomsnittlig strømforbruk på 6.991nW. Det Standard-celle baserte minnets totale layout-areal er 338741.1µm2.

The desire for reduction in power consumption has motivated the design of integrated circuits operating in the sub-threshold domain. Circuits operating at sub-threshold supply voltages need robust architectures and techniques, that can withstand effects that are pronounced in the sub-threshold domain. Effects such as an increased sensitivity towards process variation and a diminished on-to-off current ratio can negatively affect the circuit functionality. Many applications such as energy harvesting in mm-scale nodes and biomedical devices, desire reliable and efficient integrated circuits that have as low of a supply voltage as possible. Currently, charge pumps/voltage converters, that have bad efficiency, need to be used to convert the output voltage of an energy harvester into a higher voltage, which the rest of the circuit runs on. This costly conversion can be reduced or avoided if the rest of the circuit runs at as low of a supply voltage as possible. Memory is often used in complex digital circuits like mm-scale nodes and biomedical implants, occupying a vast amount of circuit area, and is thus a component where huge power savings can be gained if memory is designed at as low of a supply voltage as possible. In this thesis, such a memory is designed for operation at sub-100mV supply voltage. Where robust techniques are applied at the transistor to architectural abstraction level of the memory. Several classic static logic gates are benchmarked in terms of power, performance, layout area, against so called Schmitt Trigger-structures that have been proven to operate at very low supply voltages. From standard cells(NAND, NOR and NOT -logic gates) a simple standard cell-based memory(SCM) is constructed which includes structures such as multiplexers, decoders, pre-decoders, clock gates and data-flip-flops(DFF). The constructed memory is then simulated and modelled to verify functional chip yield for a supply voltage of 87 mV. The complete SCM which is 1024-bits in size, with 128 different addresses, storing 8-bits of data at each address, shows good functional chip yield, with the lower bound of yield above 90% with a maximum redundancy of 4. Operating frequency is 150Hz, with an average power consumption of 6.991nW. The SCMs total layout area is 338741.1µm2.