Maskinvare-arktiktektur for koding og dekoding av LZSS komprimeringsalgoritme

Abstract

Denne oppgaven utforsker muligheten for å komprimere fastvare for å redusere den nødvendige størrelsen av ikke-volatilt minne. For å gjøre dette presenteres arkitektur for koding og dekoding av LZSS-komprimeringsalgoritmen. Modulen for koding av data er basert på bruken av en applikasjonsspesifikk variant av CAM. CAM er en minne-enhet som tillater rask søk og sammenligning av data ved gjennom parallell aksessering. Ved å bruke maskeringsregistere kan unødvendige sammenligninger av data reduseres, som igjen reduseres effektbruken til designet. Dekodingsprosessen bruker en ekstra buffer for å redusere tiden det tar å dekomprimere data. Designet har blitt evaluert basert på størrelse av designet og komprimeringstiden for ulike buffer-størrelser. Effektbruk har også blitt kvalitativt diskutert. Resultatene er basert på test-data fra Calgary Corpus. Designet har blitt testet og verifisert ved SystemVerilogs test- og verifikasjonsmetoder.

This thesis aims to compress firmware to reduce the amount of necessary flash memory. In order to do this an architecture for encoding and decoding of the LZSS compression algorithm is presented. The encoding module is based on the use of an application-specific CAM design. The CAM allows for fast searching and matching of data by parallel access. By utilizing masking registers to remove redundant comparisons, the design can lower its power dissipation. The decoding process has been pipelined in order to minimize the time it takes for decompression.

The design has been evaluated based on area and compression time for different buffer sizes. Power consumption has also been qualitatively discussed. The results are based on benchmarks from the Calgary Corpus, which is a widely test set for data compression. The design has been tested and verified using Systemverilogs object-oriented testing and assertion-based verification.