| dc.description.abstract | This thesis compares digital arithmetic circuit implementations in a 28nm FD-SOI technology of an earlier solution done in a 65nm bulk CMOS technology. The design is a 16-operand adder circuit with 9-bit operands working in the near-threshold region. A 20ns delay constrain is imposed, as well as a device sizing constraint to make all devices of the same kind the same size. Alternative solutions has been explored and the results indicate that a [4:2]-adder tree consumes about 21% less power. It was also found that a ripple-carry adder tree based on an alternative ripple-carry adder using inverting full-adders was found to consume about 25% less power. The two alternative implementations also used about 14% and 21% less area respectively, compared to the previous solution in the same technology. Regular layout using only one or two different cells is achieved. Four different full-adders have been investigated for the different solutions. The results indicate that using inverting full-adders in an alternative ripple-carry adder can provide faster operation while still consuming less power.
The results indicate that the previous solution implemented in a 28nm FD-SOI technology
has a delay of about 18.5ns in the slowest process corner at 20◦ C, consuming an average
power of 1.06μW. The alternative ripple-carry adder tree has a delay of about 18.3ns with an average power consumption of 0.83μW for the same conditions. And the [4:2]-adder
tree has a delay of about 18.3ns and an average power consumption of 0.75μW. The typical
average power at 27◦ C was estimated in the typical corner. The results indicates a power consumption of 5.07μW for the previous solution, 3.80μW for the alternative ripple-carry adder tree, and 4.02μW for the [4:2]-adder tree. After layout in the 28nm FD-SOI technology, the previous solution was found to use an area of 952μm2 . The alternative ripple-carry adder tree used an area of 748μm2 , and the [4:2]-adder tree used an area of 820μm2 .
Sammendrag
Denne oppgaven sammenlikner digitale aritmetiske kretser i en 28nm FD-SOI teknologi mot en tidligere løsning fra en 65nm bulk CMOS teknologi. Kretsen er en 16-operand adderer med 9-bit operander, designet for nær-terskel drift. Kretsdesignet er begrenset av en maksimal tillatt forsinkelse på 20ns, og av at alle transistorer av samme type skal ha samme bredde. Alternative løsninger har blitt utforsket, og resultatene indikerer at en [4:2]-adderer krets kan bruke opptil 21% mindre gjennomsnitts effekt. Resultatene indikerer også at et alternativt ripple-carry addisjons tre vil bruke omlag 25% mindre gjennomsnitts effekt. De to alternative implementasjonene brukte også henholdsvis omlag 14% og 21% mindre areal enn den tidligere løsningen med utlegg i samme teknologi. Regulært utlegg som kun bruker en eller to celler ble oppnådd. Fire forskjellige full adderere ble også undersøkt for bruk i de forskjellige løsningene. Resultatene indikerer at en raskere krets som i tillegg bruker mindre effekt kan oppnås ved å bruke inverterende full adderere i en alternativ ripple-carry adderer implementasjon.
Resultatene indikerer at den tidligere løsningen, når implementert i 28nm FD-SOI teknologien, har en forsinkelse på omlag 18.5 ns i det tregeste prosess-hjørnet ved 20◦C, med en gjennomsnitts effekt på 1.06μW. For samme temperatur og prosess-hjørne har det alternative ripple-carry addisjons treet har en forsinkelse på 18.3ns, med gjennomsnitt effekt på 0.83μW. [4:2]-adderer treet har en forsinkelse på 18.3 med en gjennomsnitts effekt på 0.75μW. Gjennomsnitts effekten ved 27◦C i det typiske prosess-hjørnet ble også estimert. Resultatene indikerer at den tidligere løsningen har en gjennomsnitts effekt på omlag 5.1μW, at det alternative ripple-carry addisjons treet har en gjennomsnitts effekt på omlag 3.8μW, og at [4:2]-adderer treet har en gjennomsnitts effekt på 4.02μW. Etter utlegg i 28nm FD-SOI teknologien har den tidligere løsningen et areal på 952μm2 , det alternative ripple-carry addisjons treet har et areal på 748μm2 , og [4:2]-adderer treet har et areal på 820μm2 . | en |
